“绑定中测试”“多绑一测”方式对于测试过程的影响
【出 处】:
【作 者】:
秦振陆
[1,2] ;
方芳
[1] ;
王伟
[1,2] ;
朱侠
[1,2] ;
郭二辉
[3] ;
任福继
[1,2]
【摘 要】
随着半导体工艺水平的不断发展,3D芯片技术已成为一大研究热点。“绑定中测试”环节的提出对于芯片的测试流程有了新的要求。但是,“绑定中测试”“一绑一测”的特点会使部分裸片被重复测试,从而带来测试时间的增加。从“绑定中测试”的过程出发,协同考虑测试功耗与“理论制造成本”对于“绑定中测试”的影响,提出“多绑一测”的测试流程。在此基础上提出相应的广度优先遍历算法,结合ITC’02电路的相关参数,体现本文思想在实际生产制造中的现实意义。
相关热词搜索: 绑定中测试 多绑一测 功耗约束 “理论制造成本”约束 mid-bond test one testing after multiple bondings~power constrains theoretical manufacturing cost constrains