基于FPGA的AES核设计
【出 处】:《
计算机工程与科学
》
CSCD
2013年第35卷第3期 80-84页,共5页
【作 者】:
韩津生
[1] ;
林家骏
[1] ;
周文锦
[2] ;
叶建武
[3]
【摘 要】
AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点,随着业界对计算性能要求的不断提高,在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析AES算法的基础上,提出了基于FPGA的AES全流水硬件核设计模型。模型中改进了ae数据块和轮运算的硬件设计结构,有效地提高了AES硬核的计算性能。在Altera公司EP4CE40F23C6FPGA上的硬件实现结果显示,该AES硬核的硬件资源消耗为6413个LE和80个M9K,工作频率为310MHZ,计算吞吐率为9.92Gbps,获得了非常好的计算加速效果。
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