一种快速SIMD浮点乘加器的设计与实现
【出 处】:《
计算机工程与科学
》
CSCD
2012年第34卷第1期 69-73页,共5页
【作 者】:
吴铁彬
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刘衡竹
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杨惠
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张剑锋
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侯申
【摘 要】
本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。
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